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Line 
1include "ASM/BitVector.ma".
2include "common/Identifiers.ma".
3include "common/CostLabel.ma".
4include "common/LabelledObjects.ma".
5
6axiom ASMTag : String.
7definition Identifier ≝ identifier ASMTag.
8definition toASM_ident : ∀tag. identifier tag → Identifier ≝ λt,i. match i with [ an_identifier id ⇒ an_identifier ASMTag id ].
9
10inductive addressing_mode: Type[0] ≝
11  DIRECT: Byte → addressing_mode
12| INDIRECT: Bit → addressing_mode
13| EXT_INDIRECT: Bit → addressing_mode
14| REGISTER: BitVector 3 → addressing_mode
15| ACC_A: addressing_mode
16| ACC_B: addressing_mode
17| DPTR: addressing_mode
18| DATA: Byte → addressing_mode
19| DATA16: Word → addressing_mode
20| ACC_DPTR: addressing_mode
21| ACC_PC: addressing_mode
22| EXT_INDIRECT_DPTR: addressing_mode
23| INDIRECT_DPTR: addressing_mode
24| CARRY: addressing_mode
25| BIT_ADDR: Byte → addressing_mode
26| N_BIT_ADDR: Byte → addressing_mode
27| RELATIVE: Byte → addressing_mode
28| ADDR11: Word11 → addressing_mode
29| ADDR16: Word → addressing_mode.
30
31definition eq_addressing_mode: addressing_mode → addressing_mode → bool ≝
32  λa, b: addressing_mode.
33  match a with
34  [ DIRECT d ⇒
35    match b with
36    [ DIRECT e ⇒ eq_bv ? d e
37    | _ ⇒ false
38    ]
39  | INDIRECT b' ⇒
40    match b with
41    [ INDIRECT e ⇒ eq_b b' e
42    | _ ⇒ false
43    ]
44  | EXT_INDIRECT b' ⇒
45    match b with
46    [ EXT_INDIRECT e ⇒ eq_b b' e
47    | _ ⇒ false
48    ]
49  | REGISTER bv ⇒
50    match b with
51    [ REGISTER bv' ⇒ eq_bv ? bv bv'
52    | _ ⇒ false
53    ]
54  | ACC_A ⇒ match b with [ ACC_A ⇒ true | _ ⇒ false ]
55  | ACC_B ⇒ match b with [ ACC_B ⇒ true | _ ⇒ false ]
56  | DPTR ⇒ match b with [ DPTR ⇒ true | _ ⇒ false ]
57  | DATA b' ⇒
58    match b with
59    [ DATA e ⇒ eq_bv ? b' e
60    | _ ⇒ false
61    ]
62  | DATA16 w ⇒
63    match b with
64    [ DATA16 e ⇒ eq_bv ? w e
65    | _ ⇒ false
66    ]
67  | ACC_DPTR ⇒ match b with [ ACC_DPTR ⇒ true | _ ⇒ false ]
68  | ACC_PC ⇒ match b with [ ACC_PC ⇒ true | _ ⇒ false ]
69  | EXT_INDIRECT_DPTR ⇒ match b with [ EXT_INDIRECT_DPTR ⇒ true | _ ⇒ false ]
70  | INDIRECT_DPTR ⇒ match b with [ INDIRECT_DPTR ⇒ true | _ ⇒ false ]
71  | CARRY ⇒ match b with [ CARRY ⇒ true | _ ⇒ false ]
72  | BIT_ADDR b' ⇒
73    match b with
74    [ BIT_ADDR e ⇒ eq_bv ? b' e
75    | _ ⇒ false
76    ]
77  | N_BIT_ADDR b' ⇒
78    match b with
79    [ N_BIT_ADDR e ⇒ eq_bv ? b' e
80    | _ ⇒ false
81    ]
82  | RELATIVE n ⇒
83    match b with
84    [ RELATIVE e ⇒ eq_bv ? n e
85    | _ ⇒ false
86    ]
87  | ADDR11 w ⇒
88    match b with
89    [ ADDR11 e ⇒ eq_bv ? w e
90    | _ ⇒ false
91    ]
92  | ADDR16 w ⇒
93    match b with
94    [ ADDR16 e ⇒ eq_bv ? w e
95    | _ ⇒ false
96    ]
97  ].
98
99lemma eq_addressing_mode_refl:
100  ∀a. eq_addressing_mode a a = true.
101  #a
102  cases a try #arg1 try #arg2
103  try @eq_bv_refl try @eq_b_refl
104  try normalize %
105qed.
106
107(* dpm: renamed register to registr to avoid clash with brian's types *)
108inductive addressing_mode_tag : Type[0] ≝
109  direct: addressing_mode_tag
110| indirect: addressing_mode_tag
111| ext_indirect: addressing_mode_tag
112| registr: addressing_mode_tag
113| acc_a: addressing_mode_tag
114| acc_b: addressing_mode_tag
115| dptr: addressing_mode_tag
116| data: addressing_mode_tag
117| data16: addressing_mode_tag
118| acc_dptr: addressing_mode_tag
119| acc_pc: addressing_mode_tag
120| ext_indirect_dptr: addressing_mode_tag
121| indirect_dptr: addressing_mode_tag
122| carry: addressing_mode_tag
123| bit_addr: addressing_mode_tag
124| n_bit_addr: addressing_mode_tag
125| relative: addressing_mode_tag
126| addr11: addressing_mode_tag
127| addr16: addressing_mode_tag.
128
129definition eq_a ≝
130  λa, b: addressing_mode_tag.
131    match a with
132      [ direct ⇒ match b with [ direct ⇒ true | _ ⇒ false ]
133      | indirect ⇒ match b with [ indirect ⇒ true | _ ⇒ false ]
134      | ext_indirect ⇒ match b with [ ext_indirect ⇒ true | _ ⇒ false ]
135      | registr ⇒ match b with [ registr ⇒ true | _ ⇒ false ]
136      | acc_a ⇒ match b with [ acc_a ⇒ true | _ ⇒ false ]
137      | acc_b ⇒ match b with [ acc_b ⇒ true | _ ⇒ false ]
138      | dptr ⇒ match b with [ dptr ⇒ true | _ ⇒ false ]
139      | data ⇒ match b with [ data ⇒ true | _ ⇒ false ]
140      | data16 ⇒ match b with [ data16 ⇒ true | _ ⇒ false ]
141      | acc_dptr ⇒ match b with [ acc_dptr ⇒ true | _ ⇒ false ]
142      | acc_pc ⇒ match b with [ acc_pc ⇒ true | _ ⇒ false ]
143      | ext_indirect_dptr ⇒ match b with [ ext_indirect_dptr ⇒ true | _ ⇒ false ]
144      | indirect_dptr ⇒ match b with [ indirect_dptr ⇒ true | _ ⇒ false ]
145      | carry ⇒ match b with [ carry ⇒ true | _ ⇒ false ]
146      | bit_addr ⇒ match b with [ bit_addr ⇒ true | _ ⇒ false ]
147      | n_bit_addr ⇒ match b with [ n_bit_addr ⇒ true | _ ⇒ false ]
148      | relative ⇒ match b with [ relative ⇒ true | _ ⇒ false ]
149      | addr11 ⇒ match b with [ addr11 ⇒ true | _ ⇒ false ]
150      | addr16 ⇒ match b with [ addr16 ⇒ true | _ ⇒ false ]
151      ].
152
153lemma eq_a_to_eq:
154  ∀a,b.
155    eq_a a b = true → a = b.
156 #a #b
157 cases a cases b
158 #K
159 try cases (eq_true_false K)
160 %
161qed.
162
163lemma eq_a_reflexive:
164  ∀a. eq_a a a = true.
165  #a cases a %
166qed.
167
168let rec member_addressing_mode_tag
169  (n: nat) (v: Vector addressing_mode_tag n) (a: addressing_mode_tag)
170    on v: Prop ≝
171  match v with
172  [ VEmpty ⇒ False
173  | VCons n' hd tl ⇒
174      bool_to_Prop (eq_a hd a) ∨ member_addressing_mode_tag n' tl a
175  ].
176
177lemma mem_decidable:
178  ∀n: nat.
179  ∀v: Vector addressing_mode_tag n.
180  ∀element: addressing_mode_tag.
181    mem … eq_a n v element = true ∨
182      mem … eq_a … v element = false.
183  #n #v #element //
184qed.
185
186lemma eq_a_elim:
187  ∀tag.
188  ∀hd.
189  ∀P: bool → Prop.
190    (tag = hd → P (true)) →
191      (tag ≠ hd → P (false)) →
192        P (eq_a tag hd).
193  #tag #hd #P
194  cases tag
195  cases hd
196  #true_hyp #false_hyp
197  try @false_hyp
198  try @true_hyp
199  try %
200  #absurd destruct(absurd)
201qed.
202
203(* to avoid expansion... *)
204let rec is_a (d:addressing_mode_tag) (A:addressing_mode) on d ≝
205  match d with
206   [ direct ⇒ match A with [ DIRECT _ ⇒ true | _ ⇒ false ]
207   | indirect ⇒ match A with [ INDIRECT _ ⇒ true | _ ⇒ false ]
208   | ext_indirect ⇒ match A with [ EXT_INDIRECT _ ⇒ true | _ ⇒ false ]
209   | registr ⇒ match A with [ REGISTER _ ⇒ true | _ ⇒ false ]
210   | acc_a ⇒ match A with [ ACC_A ⇒ true | _ ⇒ false ]
211   | acc_b ⇒ match A with [ ACC_B ⇒ true | _ ⇒ false ]
212   | dptr ⇒ match A with [ DPTR ⇒ true | _ ⇒ false ]
213   | data ⇒ match A with [ DATA _ ⇒ true | _ ⇒ false ]
214   | data16 ⇒ match A with [ DATA16 _ ⇒ true | _ ⇒ false ]
215   | acc_dptr ⇒ match A with [ ACC_DPTR ⇒ true | _ ⇒ false ]
216   | acc_pc ⇒ match A with [ ACC_PC ⇒ true | _ ⇒ false ]
217   | ext_indirect_dptr ⇒ match A with [ EXT_INDIRECT_DPTR ⇒ true | _ ⇒ false ]
218   | indirect_dptr ⇒ match A with [ INDIRECT_DPTR ⇒ true | _ ⇒ false ]
219   | carry ⇒ match A with [ CARRY ⇒ true | _ ⇒ false ]
220   | bit_addr ⇒ match A with [ BIT_ADDR _ ⇒ true | _ ⇒ false ]
221   | n_bit_addr ⇒ match A with [ N_BIT_ADDR _ ⇒ true | _ ⇒ false ]
222   | relative ⇒ match A with [ RELATIVE _ ⇒ true | _ ⇒ false ]
223   | addr11 ⇒ match A with [ ADDR11 _ ⇒ true | _ ⇒ false ]
224   | addr16 ⇒ match A with [ ADDR16 _ ⇒ true | _ ⇒ false ]
225   ].
226
227lemma is_a_decidable:
228  ∀hd.
229  ∀element.
230    is_a hd element = true ∨ is_a hd element = false.
231  #hd #element //
232qed.
233
234let rec is_in n (l: Vector addressing_mode_tag n) (A:addressing_mode) on l : bool ≝
235 match l return λm.λ_:Vector addressing_mode_tag m.bool with
236  [ VEmpty ⇒ false
237  | VCons m he (tl: Vector addressing_mode_tag m) ⇒
238     is_a he A ∨ is_in ? tl A ].
239
240definition is_in_cons_elim:
241 ∀len.∀hd,tl.∀m:addressing_mode
242  .is_in (S len) (hd:::tl) m →
243    (bool_to_Prop (is_a hd m)) ∨ (bool_to_Prop (is_in len tl m)).
244 #len #hd #tl #am #ISIN whd in match (is_in ???) in ISIN;
245 cases (is_a hd am) in ISIN; /2/
246qed.
247
248lemma is_in_monotonic_wrt_append:
249  ∀m, n: nat.
250  ∀p: Vector addressing_mode_tag m.
251  ∀q: Vector addressing_mode_tag n.
252  ∀to_search: addressing_mode.
253    bool_to_Prop (is_in ? p to_search) → bool_to_Prop (is_in ? (q @@ p) to_search).
254  #m #n #p #q #to_search #assm
255  elim q try assumption
256  #n' #hd #tl #inductive_hypothesis
257  normalize
258  cases (is_a ??) try @I
259  >inductive_hypothesis @I
260qed.
261
262corollary is_in_hd_tl:
263  ∀to_search: addressing_mode.
264  ∀hd: addressing_mode_tag.
265  ∀n: nat.
266  ∀v: Vector addressing_mode_tag n.
267    bool_to_Prop (is_in ? v to_search) → bool_to_Prop (is_in ? (hd:::v) to_search).
268  #to_search #hd #n #v
269  elim v
270  [1:
271    #absurd
272    normalize in absurd; cases absurd
273  |2:
274    #n' #hd' #tl #inductive_hypothesis #assm
275    >vector_cons_append >(vector_cons_append … hd' tl)
276    @(is_in_monotonic_wrt_append … ([[hd']]@@tl) [[hd]] to_search)
277    assumption
278  ]
279qed.
280
281lemma is_a_to_mem_to_is_in:
282 ∀he,a,m,q.
283   is_a he … a = true → mem … eq_a (S m) q he = true → is_in … q a = true.
284 #he #a #m #q
285 elim q
286 [1:
287   #_ #K assumption
288 |2:
289   #m' #t #q' #II #H1 #H2
290   normalize
291   change with (orb ??) in H2:(??%?);
292   cases (inclusive_disjunction_true … H2)
293   [1:
294     #K
295     <(eq_a_to_eq … K) >H1 %
296   |2:
297     #K
298     >II
299     try assumption
300     cases (is_a t a)
301     normalize
302     %
303   ]
304 ]
305qed.
306
307lemma is_a_true_to_is_in:
308  ∀n: nat.
309  ∀x: addressing_mode.
310  ∀tag: addressing_mode_tag.
311  ∀supervector: Vector addressing_mode_tag n.
312  mem addressing_mode_tag eq_a n supervector tag →
313    is_a tag x = true →
314      is_in … supervector x.
315  #n #x #tag #supervector
316  elim supervector
317  [1:
318    #absurd cases absurd
319  |2:
320    #n' #hd #tl #inductive_hypothesis
321    whd in match (mem … eq_a (S n') (hd:::tl) tag);
322    @eq_a_elim normalize nodelta
323    [1:
324      #tag_hd_eq #irrelevant
325      whd in match (is_in (S n') (hd:::tl) x);
326      <tag_hd_eq #is_a_hyp >is_a_hyp normalize nodelta
327      @I
328    |2:
329      #tag_hd_neq
330      whd in match (is_in (S n') (hd:::tl) x);
331      change with (
332        mem … eq_a n' tl tag)
333          in match (fold_right … n' ? false tl);
334      #mem_hyp #is_a_hyp
335      cases(is_a hd x)
336      [1:
337        normalize nodelta //
338      |2:
339        normalize nodelta
340        @inductive_hypothesis assumption
341      ]
342    ]
343  ]
344qed.
345
346record subaddressing_mode (n) (l: Vector addressing_mode_tag (S n)) : Type[0] ≝
347{
348  subaddressing_modeel:> addressing_mode;
349  subaddressing_modein: bool_to_Prop (is_in ? l subaddressing_modeel)
350}.
351
352coercion subaddressing_mode : ∀n.∀l:Vector addressing_mode_tag (S n).Type[0]
353 ≝ subaddressing_mode on _l: Vector addressing_mode_tag (S ?) to Type[0].
354
355coercion mk_subaddressing_mode :
356 ∀n.∀l:Vector addressing_mode_tag (S n).∀a:addressing_mode.
357  ∀p:bool_to_Prop (is_in ? l a).subaddressing_mode n l
358 ≝ mk_subaddressing_mode on a:addressing_mode to subaddressing_mode ? ?.
359
360lemma is_in_subvector_is_in_supervector:
361  ∀m, n: nat.
362  ∀subvector: Vector addressing_mode_tag m.
363  ∀supervector: Vector addressing_mode_tag n.
364  ∀element: addressing_mode.
365    subvector_with … eq_a subvector supervector →
366      is_in m subvector element → is_in n supervector element.
367  #m #n #subvector #supervector #element
368  elim subvector
369  [1:
370    #subvector_with_proof #is_in_proof
371    cases is_in_proof
372  |2:
373    #n' #hd' #tl' #inductive_hypothesis #subvector_with_proof
374    whd in match (is_in … (hd':::tl') element);
375    cases (is_a_decidable hd' element)
376    [1:
377      #is_a_true >is_a_true
378      #irrelevant
379      whd in match (subvector_with … eq_a (hd':::tl') supervector) in subvector_with_proof;
380      @(is_a_true_to_is_in … is_a_true)
381      lapply(subvector_with_proof)
382      cases(mem … eq_a n supervector hd') //
383    |2:
384      #is_a_false >is_a_false normalize nodelta
385      #assm
386      @inductive_hypothesis
387      [1:
388        generalize in match subvector_with_proof;
389        whd in match (subvector_with … eq_a (hd':::tl') supervector);
390        cases(mem_decidable n supervector hd')
391        [1:
392          #mem_true >mem_true normalize nodelta
393          #assm assumption
394        |2:
395          #mem_false >mem_false #absurd
396          cases absurd
397        ]
398      |2:
399        assumption
400      ]
401    ]
402  ]
403qed.
404
405
406let rec subaddressing_mode_elim_type
407  (m: nat) (fixed_v: Vector addressing_mode_tag (S m)) (origaddr: fixed_v)
408    (Q: fixed_v → Prop)
409     (n: nat) (v: Vector addressing_mode_tag n) (proof: subvector_with … eq_a v fixed_v)
410       on v: Prop ≝
411  match v return λo: nat. λv': Vector addressing_mode_tag o. o = n → v ≃ v' → ? with
412  [ VEmpty         ⇒ λm_refl. λv_refl. Q origaddr
413  | VCons n' hd tl ⇒ λm_refl. λv_refl.
414    let tail_call ≝ subaddressing_mode_elim_type m fixed_v origaddr Q n' tl ?
415    in
416    match hd return λa: addressing_mode_tag. a = hd → ? with
417    [ addr11            ⇒ λhd_refl. (∀w: Word11.      Q (ADDR11 w)) → tail_call
418    | addr16            ⇒ λhd_refl. (∀w: Word.        Q (ADDR16 w)) → tail_call
419    | direct            ⇒ λhd_refl. (∀w: Byte.        Q (DIRECT w)) → tail_call
420    | indirect          ⇒ λhd_refl. (∀w: Bit.         Q (INDIRECT w)) → tail_call
421    | ext_indirect      ⇒ λhd_refl. (∀w: Bit.         Q (EXT_INDIRECT w)) → tail_call
422    | acc_a             ⇒ λhd_refl.                  Q ACC_A → tail_call
423    | registr           ⇒ λhd_refl. (∀w: BitVector 3. Q (REGISTER w)) → tail_call
424    | acc_b             ⇒ λhd_refl.                  Q ACC_B → tail_call
425    | dptr              ⇒ λhd_refl.                  Q DPTR → tail_call
426    | data              ⇒ λhd_refl. (∀w: Byte.        Q (DATA w))  → tail_call
427    | data16            ⇒ λhd_refl. (∀w: Word.        Q (DATA16 w)) → tail_call
428    | acc_dptr          ⇒ λhd_refl.                  Q ACC_DPTR → tail_call
429    | acc_pc            ⇒ λhd_refl.                  Q ACC_PC → tail_call
430    | ext_indirect_dptr ⇒ λhd_refl.                  Q EXT_INDIRECT_DPTR → tail_call
431    | indirect_dptr     ⇒ λhd_refl.                  Q INDIRECT_DPTR → tail_call
432    | carry             ⇒ λhd_refl.                  Q CARRY → tail_call
433    | bit_addr          ⇒ λhd_refl. (∀w: Byte.        Q (BIT_ADDR w)) → tail_call
434    | n_bit_addr        ⇒ λhd_refl. (∀w: Byte.        Q (N_BIT_ADDR w)) → tail_call
435    | relative          ⇒ λhd_refl. (∀w: Byte.        Q (RELATIVE w)) → tail_call
436    ] (refl … hd)
437  ] (refl … n) (refl_jmeq … v).
438  [20:
439    generalize in match proof; destruct
440    whd in match (subvector_with … eq_a (hd:::tl) fixed_v);
441    cases (mem … eq_a ? fixed_v hd) normalize nodelta
442    [1:
443      whd in match (subvector_with … eq_a tl fixed_v);
444      #assm assumption
445    |2:
446      normalize in ⊢ (% → ?);
447      #absurd cases absurd
448    ]
449  ]
450  @(is_in_subvector_is_in_supervector … proof)
451  destruct @I
452qed.
453
454lemma subaddressing_mode_elim0:
455  ∀n: nat.
456  ∀v: Vector addressing_mode_tag (S n).
457  ∀addr: v.
458  ∀Q: v → Prop.
459  ∀m,w,H.
460  (∀xaddr: v. ¬ is_in … w xaddr → Q xaddr) →
461   subaddressing_mode_elim_type n v addr Q m w H.
462 #n #v #addr #Q #m #w elim w
463 [ /2/
464 | #n' #hd #tl #IH cases hd #H
465   #INV whd #PO @IH #xaddr cases xaddr *
466   try (#b #IS_IN #ALREADYSEEN) try (#IS_IN #ALREADYSEEN) try @PO @INV
467   @ALREADYSEEN ]
468qed.
469
470lemma subaddressing_mode_elim:
471  ∀n: nat.
472  ∀v: Vector addressing_mode_tag (S n).
473  ∀addr: v.
474  ∀Q: v → Prop.
475   subaddressing_mode_elim_type n v addr Q (S n) v ?.
476[ #n #v #addr #Q @subaddressing_mode_elim0 * #el #H #NH @⊥ >H in NH; //
477| @subvector_with_refl @eq_a_reflexive
478]
479qed.
480 
481inductive preinstruction (A: Type[0]) : Type[0] ≝
482  ADD: [[acc_a]] → [[ registr ; direct ; indirect ; data ]] → preinstruction A
483| ADDC: [[acc_a]] → [[ registr ; direct ; indirect ; data ]] → preinstruction A
484| SUBB: [[acc_a]] → [[ registr ; direct ; indirect ; data ]] → preinstruction A
485| INC: [[ acc_a ; registr ; direct ; indirect ; dptr ]] → preinstruction A
486| DEC: [[ acc_a ; registr ; direct ; indirect ]] → preinstruction A
487| MUL: [[acc_a]] → [[acc_b]] → preinstruction A
488| DIV: [[acc_a]] → [[acc_b]] → preinstruction A
489| DA: [[acc_a]] → preinstruction A
490
491(* conditional jumps *)
492| JC: A → preinstruction A
493| JNC: A → preinstruction A
494| JB: [[bit_addr]] → A → preinstruction A
495| JNB: [[bit_addr]] → A → preinstruction A
496| JBC: [[bit_addr]] → A → preinstruction A
497| JZ: A → preinstruction A
498| JNZ: A → preinstruction A
499| CJNE:
500   [[acc_a]] × [[direct; data]] ⊎ [[registr; indirect]] × [[data]] → A → preinstruction A
501| DJNZ: [[registr ; direct]] → A → preinstruction A
502 (* logical operations *)
503| ANL:
504   [[acc_a]] × [[ registr ; direct ; indirect ; data ]] ⊎
505   [[direct]] × [[ acc_a ; data ]] ⊎
506   [[carry]] × [[ bit_addr ; n_bit_addr]] → preinstruction A
507| ORL:
508   [[acc_a]] × [[ registr ; data ; direct ; indirect ]] ⊎
509   [[direct]] × [[ acc_a ; data ]] ⊎
510   [[carry]] × [[ bit_addr ; n_bit_addr]] → preinstruction A
511| XRL:
512   [[acc_a]] × [[ data ; registr ; direct ; indirect ]] ⊎
513   [[direct]] × [[ acc_a ; data ]] → preinstruction A
514| CLR: [[ acc_a ; carry ; bit_addr ]] → preinstruction A
515| CPL: [[ acc_a ; carry ; bit_addr ]] → preinstruction A
516| RL: [[acc_a]] → preinstruction A
517| RLC: [[acc_a]] → preinstruction A
518| RR: [[acc_a]] → preinstruction A
519| RRC: [[acc_a]] → preinstruction A
520| SWAP: [[acc_a]] → preinstruction A
521
522 (* data transfer *)
523| MOV:
524    [[acc_a]] × [[ registr ; direct ; indirect ; data ]] ⊎
525    [[ registr ; indirect ]] × [[ acc_a ; direct ; data ]] ⊎
526    [[direct]] × [[ acc_a ; registr ; direct ; indirect ; data ]] ⊎
527    [[dptr]] × [[data16]] ⊎
528    [[carry]] × [[bit_addr]] ⊎
529    [[bit_addr]] × [[carry]] → preinstruction A
530| MOVX:
531    [[acc_a]] × [[ ext_indirect ; ext_indirect_dptr ]] ⊎
532    [[ ext_indirect ; ext_indirect_dptr ]] × [[acc_a]] → preinstruction A
533| SETB: [[ carry ; bit_addr ]] → preinstruction A
534| PUSH: [[direct]] → preinstruction A
535| POP: [[direct]] → preinstruction A
536| XCH: [[acc_a]] → [[ registr ; direct ; indirect ]] → preinstruction A
537| XCHD: [[acc_a]] → [[indirect]] → preinstruction A
538
539 (* program branching *)
540| RET: preinstruction A
541| RETI: preinstruction A
542| NOP: preinstruction A.
543
544definition eq_preinstruction: preinstruction [[relative]] → preinstruction [[relative]] → bool ≝
545  λi, j.
546  match i with
547  [ ADD arg1 arg2 ⇒
548    match j with
549    [ ADD arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
550    | _ ⇒ false
551    ]
552  | ADDC arg1 arg2 ⇒
553    match j with
554    [ ADDC arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
555    | _ ⇒ false
556    ]
557  | SUBB arg1 arg2 ⇒
558    match j with
559    [ SUBB arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
560    | _ ⇒ false
561    ]
562  | INC arg ⇒
563    match j with
564    [ INC arg' ⇒ eq_addressing_mode arg arg'
565    | _ ⇒ false
566    ]
567  | DEC arg ⇒
568    match j with
569    [ DEC arg' ⇒ eq_addressing_mode arg arg'
570    | _ ⇒ false
571    ]
572  | MUL arg1 arg2 ⇒
573    match j with
574    [ MUL arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
575    | _ ⇒ false
576    ]
577  | DIV arg1 arg2 ⇒
578    match j with
579    [ DIV arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
580    | _ ⇒ false
581    ]
582  | DA arg ⇒
583    match j with
584    [ DA arg' ⇒ eq_addressing_mode arg arg'
585    | _ ⇒ false
586    ]
587  | JC arg ⇒
588    match j with
589    [ JC arg' ⇒ eq_addressing_mode arg arg'
590    | _ ⇒ false
591    ]
592  | JNC arg ⇒
593    match j with
594    [ JNC arg' ⇒ eq_addressing_mode arg arg'
595    | _ ⇒ false
596    ]
597  | JB arg1 arg2 ⇒
598    match j with
599    [ JB arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
600    | _ ⇒ false
601    ]
602  | JNB arg1 arg2 ⇒
603    match j with
604    [ JNB arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
605    | _ ⇒ false
606    ]
607  | JBC arg1 arg2 ⇒
608    match j with
609    [ JBC arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
610    | _ ⇒ false
611    ]
612  | JZ arg ⇒
613    match j with
614    [ JZ arg' ⇒ eq_addressing_mode arg arg'
615    | _ ⇒ false
616    ]
617  | JNZ arg ⇒
618    match j with
619    [ JNZ arg' ⇒ eq_addressing_mode arg arg'
620    | _ ⇒ false
621    ]
622  | CJNE arg1 arg2 ⇒
623    match j with
624    [ CJNE arg1' arg2' ⇒
625      let prod_eq_left ≝ eq_prod [[acc_a]] [[direct; data]] eq_addressing_mode eq_addressing_mode in
626      let prod_eq_right ≝ eq_prod [[registr; indirect]] [[data]] eq_addressing_mode eq_addressing_mode in
627      let arg1_eq ≝ eq_sum ? ? prod_eq_left prod_eq_right in
628        arg1_eq arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
629    | _ ⇒ false
630    ]
631  | DJNZ arg1 arg2 ⇒
632    match j with
633    [ DJNZ arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
634    | _ ⇒ false
635    ]
636  | CLR arg ⇒
637    match j with
638    [ CLR arg' ⇒ eq_addressing_mode arg arg'
639    | _ ⇒ false
640    ]
641  | CPL arg ⇒
642    match j with
643    [ CPL arg' ⇒ eq_addressing_mode arg arg'
644    | _ ⇒ false
645    ]
646  | RL arg ⇒
647    match j with
648    [ RL arg' ⇒ eq_addressing_mode arg arg'
649    | _ ⇒ false
650    ]
651  | RLC arg ⇒
652    match j with
653    [ RLC arg' ⇒ eq_addressing_mode arg arg'
654    | _ ⇒ false
655    ]
656  | RR arg ⇒
657    match j with
658    [ RR arg' ⇒ eq_addressing_mode arg arg'
659    | _ ⇒ false
660    ]
661  | RRC arg ⇒
662    match j with
663    [ RRC arg' ⇒ eq_addressing_mode arg arg'
664    | _ ⇒ false
665    ]
666  | SWAP arg ⇒
667    match j with
668    [ SWAP arg' ⇒ eq_addressing_mode arg arg'
669    | _ ⇒ false
670    ]
671  | SETB arg ⇒
672    match j with
673    [ SETB arg' ⇒ eq_addressing_mode arg arg'
674    | _ ⇒ false
675    ]
676  | PUSH arg ⇒
677    match j with
678    [ PUSH arg' ⇒ eq_addressing_mode arg arg'
679    | _ ⇒ false
680    ]
681  | POP arg ⇒
682    match j with
683    [ POP arg' ⇒ eq_addressing_mode arg arg'
684    | _ ⇒ false
685    ]
686  | XCH arg1 arg2 ⇒
687    match j with
688    [ XCH arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
689    | _ ⇒ false
690    ]
691  | XCHD arg1 arg2 ⇒
692    match j with
693    [ XCHD arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
694    | _ ⇒ false
695    ]
696  | RET ⇒ match j with [ RET ⇒ true | _ ⇒ false ]
697  | RETI ⇒ match j with [ RETI ⇒ true | _ ⇒ false ]
698  | NOP ⇒ match j with [ NOP ⇒ true | _ ⇒ false ]
699  | MOVX arg ⇒
700    match j with
701    [ MOVX arg' ⇒
702      let prod_eq_left ≝ eq_prod [[acc_a]] [[ext_indirect; ext_indirect_dptr]] eq_addressing_mode eq_addressing_mode in
703      let prod_eq_right ≝ eq_prod [[ext_indirect; ext_indirect_dptr]] [[acc_a]] eq_addressing_mode eq_addressing_mode in
704      let sum_eq ≝ eq_sum ? ? prod_eq_left prod_eq_right in
705        sum_eq arg arg'
706    | _ ⇒ false
707    ]
708  | XRL arg ⇒
709    match j with
710    [ XRL arg' ⇒
711      let prod_eq_left ≝ eq_prod [[acc_a]] [[ data ; registr ; direct ; indirect ]] eq_addressing_mode eq_addressing_mode in
712      let prod_eq_right ≝ eq_prod [[direct]] [[ acc_a ; data ]] eq_addressing_mode eq_addressing_mode in
713      let sum_eq ≝ eq_sum ? ? prod_eq_left prod_eq_right in
714        sum_eq arg arg'
715    | _ ⇒ false
716    ]
717  | ORL arg ⇒
718    match j with
719    [ ORL arg' ⇒
720      let prod_eq_left1 ≝ eq_prod [[acc_a]] [[ registr ; data ; direct ; indirect ]] eq_addressing_mode eq_addressing_mode in
721      let prod_eq_left2 ≝ eq_prod [[direct]] [[ acc_a; data ]] eq_addressing_mode eq_addressing_mode in
722      let prod_eq_left ≝ eq_sum ? ? prod_eq_left1 prod_eq_left2 in
723      let prod_eq_right ≝ eq_prod [[carry]] [[ bit_addr ; n_bit_addr]] eq_addressing_mode eq_addressing_mode in
724      let sum_eq ≝ eq_sum ? ? prod_eq_left prod_eq_right in
725        sum_eq arg arg'
726    | _ ⇒ false
727    ]
728  | ANL arg ⇒
729    match j with
730    [ ANL arg' ⇒
731      let prod_eq_left1 ≝ eq_prod [[acc_a]] [[ registr ; direct ; indirect ; data ]] eq_addressing_mode eq_addressing_mode in
732      let prod_eq_left2 ≝ eq_prod [[direct]] [[ acc_a; data ]] eq_addressing_mode eq_addressing_mode in
733      let prod_eq_left ≝ eq_sum ? ? prod_eq_left1 prod_eq_left2 in
734      let prod_eq_right ≝ eq_prod [[carry]] [[ bit_addr ; n_bit_addr]] eq_addressing_mode eq_addressing_mode in
735      let sum_eq ≝ eq_sum ? ? prod_eq_left prod_eq_right in
736        sum_eq arg arg'
737    | _ ⇒ false
738    ]
739  | MOV arg ⇒
740    match j with
741    [ MOV arg' ⇒
742      let prod_eq_6 ≝ eq_prod [[acc_a]] [[registr; direct; indirect; data]] eq_addressing_mode eq_addressing_mode in
743      let prod_eq_5 ≝ eq_prod [[registr; indirect]] [[acc_a; direct; data]] eq_addressing_mode eq_addressing_mode in
744      let prod_eq_4 ≝ eq_prod [[direct]] [[acc_a; registr; direct; indirect; data]] eq_addressing_mode eq_addressing_mode in
745      let prod_eq_3 ≝ eq_prod [[dptr]] [[data16]] eq_addressing_mode eq_addressing_mode in
746      let prod_eq_2 ≝ eq_prod [[carry]] [[bit_addr]] eq_addressing_mode eq_addressing_mode in
747      let prod_eq_1 ≝ eq_prod [[bit_addr]] [[carry]] eq_addressing_mode eq_addressing_mode in
748      let sum_eq_1 ≝ eq_sum ? ? prod_eq_6 prod_eq_5 in
749      let sum_eq_2 ≝ eq_sum ? ? sum_eq_1 prod_eq_4 in
750      let sum_eq_3 ≝ eq_sum ? ? sum_eq_2 prod_eq_3 in
751      let sum_eq_4 ≝ eq_sum ? ? sum_eq_3 prod_eq_2 in
752      let sum_eq_5 ≝ eq_sum ? ? sum_eq_4 prod_eq_1 in
753        sum_eq_5 arg arg'
754    | _ ⇒ false
755    ]
756  ].
757
758lemma eq_preinstruction_refl:
759  ∀i.
760    eq_preinstruction i i = true.
761  #i cases i try #arg1 try #arg2
762  try @eq_addressing_mode_refl
763  [1,2,3,4,5,6,7,8,10,16,17,18,19,20:
764    whd in ⊢ (??%?); try %
765    >eq_addressing_mode_refl
766    >eq_addressing_mode_refl %
767  |13,15:
768    whd in ⊢ (??%?);
769    cases arg1
770    [*:
771      #arg1_left normalize nodelta
772      >eq_prod_refl [*: try % #argr @eq_addressing_mode_refl]
773    ]
774  |11,12:
775    whd in ⊢ (??%?);
776    cases arg1
777    [1:
778      #arg1_left normalize nodelta
779      >(eq_sum_refl …)
780      [1: % | 2,3: #arg @eq_prod_refl ]
781      @eq_addressing_mode_refl
782    |2:
783      #arg1_left normalize nodelta
784      @eq_prod_refl [*: @eq_addressing_mode_refl ]
785    |3:
786      #arg1_left normalize nodelta
787      >(eq_sum_refl …)
788      [1:
789        %
790      |2,3:
791        #arg @eq_prod_refl #arg @eq_addressing_mode_refl
792      ]
793    |4:
794      #arg1_left normalize nodelta
795      @eq_prod_refl [*: #arg @eq_addressing_mode_refl ]
796    ]
797  |14:
798    whd in ⊢ (??%?);
799    cases arg1
800    [1:
801      #arg1_left normalize nodelta
802      @eq_sum_refl
803      [1:
804        #arg @eq_sum_refl
805        [1:
806          #arg @eq_sum_refl
807          [1:
808            #arg @eq_sum_refl
809            [1:
810              #arg @eq_prod_refl
811              [*:
812                @eq_addressing_mode_refl
813              ]
814            |2:
815              #arg @eq_prod_refl
816              [*:
817                #arg @eq_addressing_mode_refl
818              ]
819            ]
820          |2:
821            #arg @eq_prod_refl
822            [*:
823              #arg @eq_addressing_mode_refl
824            ]
825          ]
826        |2:
827          #arg @eq_prod_refl
828          [*:
829            #arg @eq_addressing_mode_refl
830          ]
831        ]
832      |2:
833        #arg @eq_prod_refl
834        [*:
835          #arg @eq_addressing_mode_refl
836        ]
837      ]
838    |2:
839      #arg1_right normalize nodelta
840      @eq_prod_refl
841      [*:
842        #arg @eq_addressing_mode_refl
843      ]
844    ]
845  |*:
846    whd in ⊢ (??%?);
847    cases arg1
848    [*:
849      #arg1 >eq_sum_refl
850      [1,4:
851        @eq_addressing_mode_refl
852      |2,3,5,6:
853        #arg @eq_prod_refl
854        [*:
855          #arg @eq_addressing_mode_refl
856        ]
857      ]
858    ]
859  ]
860qed.
861
862inductive instruction: Type[0] ≝
863  | ACALL: [[addr11]] → instruction
864  | LCALL: [[addr16]] → instruction
865  | AJMP: [[addr11]] → instruction
866  | LJMP: [[addr16]] → instruction
867  | SJMP: [[relative]] → instruction
868  | JMP: [[indirect_dptr]] → instruction
869  | MOVC: [[acc_a]] → [[ acc_dptr ; acc_pc ]] → instruction
870  | RealInstruction: preinstruction [[ relative ]] → instruction.
871 
872coercion RealInstruction: ∀p: preinstruction [[ relative ]]. instruction ≝
873  RealInstruction on _p: preinstruction ? to instruction.
874
875definition eq_instruction: instruction → instruction → bool ≝
876  λi, j.
877  match i with
878  [ ACALL arg ⇒
879    match j with
880    [ ACALL arg' ⇒ eq_addressing_mode arg arg'
881    | _ ⇒ false
882    ]
883  | LCALL arg ⇒
884    match j with
885    [ LCALL arg' ⇒ eq_addressing_mode arg arg'
886    | _ ⇒ false
887    ]
888  | AJMP arg ⇒
889    match j with
890    [ AJMP arg' ⇒ eq_addressing_mode arg arg'
891    | _ ⇒ false
892    ]
893  | LJMP arg ⇒
894    match j with
895    [ LJMP arg' ⇒ eq_addressing_mode arg arg'
896    | _ ⇒ false
897    ]
898  | SJMP arg ⇒
899    match j with
900    [ SJMP arg' ⇒ eq_addressing_mode arg arg'
901    | _ ⇒ false
902    ]
903  | JMP arg ⇒
904    match j with
905    [ JMP arg' ⇒ eq_addressing_mode arg arg'
906    | _ ⇒ false
907    ]
908  | MOVC arg1 arg2 ⇒
909    match j with
910    [ MOVC arg1' arg2' ⇒ eq_addressing_mode arg1 arg1' ∧ eq_addressing_mode arg2 arg2'
911    | _ ⇒ false
912    ]
913  | RealInstruction instr ⇒
914    match j with
915    [ RealInstruction instr' ⇒ eq_preinstruction instr instr'
916    | _ ⇒ false
917    ]
918  ].
919 
920lemma eq_instruction_refl:
921  ∀i. eq_instruction i i = true.
922  #i cases i [*: #arg1 ]
923  try @eq_addressing_mode_refl
924  try @eq_preinstruction_refl
925  #arg2 whd in ⊢ (??%?);
926  >eq_addressing_mode_refl >eq_addressing_mode_refl %
927qed.
928
929lemma eq_instruction_to_eq:
930  ∀i1, i2: instruction.
931    eq_instruction i1 i2 = true → i1 ≃ i2.
932  #i1 #i2
933  cases i1 cases i2 cases daemon (* easy but tedious
934  [1,10,19,28,37,46:
935    #arg1 #arg2
936    whd in match (eq_instruction ??);
937    cases arg1 #subaddressing_mode
938    cases subaddressing_mode
939    try (#arg1' #arg2' normalize in ⊢ (% → ?); #absurd cases absurd @I)
940    try (#arg1' normalize in ⊢ (% → ?); #absurd cases absurd @I)
941    try (normalize in ⊢ (% → ?); #absurd cases absurd @I)
942    #word11 #irrelevant
943    cases arg2 #subaddressing_mode
944    cases subaddressing_mode
945    try (#arg1' #arg2' normalize in ⊢ (% → ?); #absurd cases absurd @I)
946    try (#arg1' normalize in ⊢ (% → ?); #absurd cases absurd @I)
947    try (normalize in ⊢ (% → ?); #absurd cases absurd @I)
948    #word11' #irrelevant normalize nodelta
949    #eq_bv_assm cases (eq_bv_eq … eq_bv_assm) % *)
950qed.
951
952inductive pseudo_instruction: Type[0] ≝
953  | Instruction: preinstruction Identifier → pseudo_instruction
954  | Comment: String → pseudo_instruction
955  | Cost: costlabel → pseudo_instruction
956  | Jmp: Identifier → pseudo_instruction
957  | Call: Identifier → pseudo_instruction
958  | Mov: [[dptr]] → Identifier → pseudo_instruction.
959
960definition labelled_instruction ≝ labelled_obj ASMTag pseudo_instruction.
961definition preamble ≝ (identifier_map SymbolTag nat) × (list (Identifier × Word)).
962definition assembly_program ≝ list instruction.
963definition pseudo_assembly_program ≝ preamble × (list labelled_instruction).
964
965(* labels & instructions *)
966definition instruction_has_label ≝
967  λid: Identifier.
968  λi.
969  match i with
970  [ Jmp j ⇒ j = id
971  | Call j ⇒ j = id
972  | Instruction instr ⇒
973    match instr with
974    [ JC j ⇒ j = id
975    | JNC j ⇒ j = id
976    | JZ j ⇒ j = id
977    | JNZ j ⇒ j = id
978    | JB _ j ⇒ j = id
979    | JBC _ j ⇒ j = id
980    | DJNZ _ j ⇒ j = id
981    | CJNE _ j ⇒ j = id
982    | _ ⇒ False
983    ]
984  | _ ⇒ False
985  ].
Note: See TracBrowser for help on using the repository browser.